Penggunaan pengayun pembezaan di FPGA kelajuan tinggi - tinggi

Penggunaan pengayun pembezaan di FPGA kelajuan tinggi - tinggi

Pengayun berbeza mempunyai aplikasi yang sangat penting dalam reka bentuk FPGA kelajuan tinggi -, terutamanya dalam sistem yang mempunyai keperluan yang tinggi untuk ketepatan jam, keupayaan gangguan anti -, dan integriti isyarat, seperti:

Tinggi - antara muka bersiri kelajuan (PCIE, SFP+/QSFP, 10G Ethernet, DDR4/DDR5)

Multi - Sistem Pengambilalihan Data Saluran

Tinggi - Sistem Komunikasi Kelajuan (Serdes)

Sistem Penyegerakan Precision (Timestamping, ADC/DAC Driving)

Apakah pengayun yang berbeza?

Pengayun yang berbeza adalah pengayun kristal aktif yang mengeluarkan isyarat pembezaan (seperti LVD, LVPECL, HCSL), menghasilkan dua isyarat jam (CLK+ dan CLK-) yang terbalik antara satu sama lain. Ia berbeza dari {2- oscillators yang berakhir (contohnya, cmos - pengayun output).

Kelebihan isyarat pembezaan:

Penggunaan pengayun pembezaan di FPGA kelajuan tinggi - tinggi

Berkhidmat sebagai jam rujukan untuk antara muka kelajuan - tinggi

Tinggi - antara muka kelajuan seperti PCIE, 10G/25G Ethernet, dan SATA mesti menggunakan jam rujukan berbeza;

100 MHz atau 156.25 MHz pengayun pembezaan (contohnya, output HCSL/LVDS) biasanya digunakan;

Tinggi - Modul transceiver kelajuan (transceiver) seperti GTX/GTH/GTP di dalam FPGA memerlukan jam rujukan pembezaan ini.

✅ Sambungan biasa:

Pembezaan Oscillator → FPGA Gtrefclk0/1 (tinggi - pin jam rujukan transceiver kelajuan)

Sumber Jam Jam Teras

Dalam multi - saluran tinggi - sistem kelajuan, pengayun kebezaan memacu cip pengedaran jam (misalnya, Si5341/AD9528), yang kemudiannya mengeluarkan beberapa jam disegerakkan;

Sesuai untuk penjajaran jam dalam multi - ADC, DAC, dan komunikasi FPGA.

✅ Rajah Struktur:

Pengayun Berbeza → Cip Pengurusan Jam (misalnya, buffer PLL / Fanout)

↓

Jam diselaraskan berganda → FPGA/ADC/DAC

Memandu PLL/MMCM Dalaman FPGA

Pengayun berbeza boleh memberikan input jam kualiti - yang tinggi (contohnya, memasuki FPGA melalui antara muka IBUFDS), dan PLL/MMCM dalaman kemudian mengeluarkan jam untuk setiap modul sistem; Ini meningkatkan kualiti jam dan mengurangkan jitter jam sistem keseluruhan.

Jenis output pembezaan biasa dan keserasian FPGA

✔ Adalah disyorkan untuk menggunakan jenis output pembezaan yang dipadankan seperti yang disyorkan oleh pengeluar FPGA.

Cadangan untuk Pemilihan Pengayun Berbeza

Prioriti Protokol - frekuensi yang disyorkan:

PCIE: 100 MHz;

SFP+/10G Ethernet: 156.25 MHz;

25g/40g Ethernet: 312.5 MHz;

JESD204B/C: 250 MHz, 312.5 MHz, 625 MHz, dll.

Rujuk kepada julat jam yang disyorkan dalam dokumentasi FPGA rasmi;

Jitter rendah sangat kritikal:

Rms jitter <0.5 ps (diperlukan untuk tinggi - antara muka kelajuan);

Terutama penting untuk PCIe, JESD204C, dan 10G/25G Ethernet.

✅ frekuensi umum pengayun pembezaan di FPGA kelajuan tinggi -

✔ Untuk model tertentu, adalah disyorkan untuk menghubungi Jualan Hangjing atau jurutera teknikal untuk cadangan jenis output berbeza yang dipadankan.

Ringkasan

Pengayun yang berbeza adalah hampir komponen standard dalam sistem FPGA kelajuan tinggi - moden dan merupakan peranti utama yang memastikan tinggi - komunikasi kelajuan dan prestasi penyegerakan sistem.

Jika anda mempunyai model FPGA tertentu (seperti Xilinx Zynq Ultrascale+, Intel Stratix 10), model pengayun yang berbeza, atau keperluan antara muka komunikasi (seperti PCIe Gen3/SFP+), Suzhou Hangjing dapat membantu anda mengesyorkan skema konfigurasi jam yang paling sesuai dan reka bentuk sambungan skematik.